对DDR3、DDR4、PCIExpress、USB 3.0等标准化高速接口越来越多的使用,带来了一整套的实现PCB时必须遵守的约束规则。
通过其高速设计选件(High Speed Option),Allegro PCB Designer可以快速简单的实现,满足高速接口的约束条件的设计。
支持***的电气约束,以确保PCB设计符合高速接口的规范。另外,支持使用公式方程(Formulas)的模式——根据已有的规则和实时设计数据(例如走线长度),创建扩展约束规则。
高速设计选件(High Speed Option)支持走线拓扑约束检查。走线拓扑设置网络连接的走线形式,例如端接电阻到底是在驱动端,还是在接收端。设置完成后,系统会实时得检测并反馈走线是否满足设定的拓扑结构,以确保信号连接的准确。
高速设计选件(High Speed Option)还支持信号延迟的检查。过孔的长度,连接器的长度,半导体封装内部的长度,这些因素都包含在约束中。即使是因为回流平面不完整而导致的延时,也会被包含在约束检查中。另外,还支持背钻设置(消除过孔的天线效应)。在这样一个设计环境中,能够提高60%-70%的效率,以满足时序设计的要求。